Diferencia entre revisiones de «SSSE3»
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| − | Algunas de las instrucciones de las que posee la extensión | + | Algunas de las instrucciones de las que posee la extensión SSSE3. |
| + | *'''phaddd''' - Adición horizontal de enteros de 32 bits sin signo. | ||
| + | *'''phaddw''' - Adición horizontal de enteros de 16 bits sin signo. | ||
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| + | ==CPUs que poseen estas instrucciones== | ||
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| + | **[[Celeron M 500 series]] | ||
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Revisión del 09:14 6 may 2011
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SSSE3 implementada por Intel desde la arquitectura Core 2, adicionando 16 nuevas instrucciones a SSE3. Estas instrucciones en ocasiones durante el desarrollo fueron llamadas equivocadamente SSE4. Conocidas también como Tejas New Instructions(TNI) o Meron New Instrucctions(MNI).
Conjunto de instrucciones
Algunas de las instrucciones de las que posee la extensión SSSE3.
- phaddd - Adición horizontal de enteros de 32 bits sin signo.
- phaddw - Adición horizontal de enteros de 16 bits sin signo.
- phaddsw - Adición saturada horizontal de enteros de 16 bits.
- phsubd - Substracción horizontal de enteros de 32 bits sin signo.
- phsubw - Substracción horizontal de enteros de 16 bits sin signo.
- phsubsw - Substracción saturada horizontal de palabras de 16 bits.
- pabsd - abs() Valor absoluto para enteros de 32 bits.
- pabsw - abs() Valor absoluto para enteros de 16 bits.
- pabsb - abs() Valor absoluto para enteros de 8 bits.
CPUs que poseen estas instrucciones
- De Intel:
- Xeon 5100 Series
- Xeon 5300 Series
- Xeon 3000 Series
- Core 2 Duo
- Core 2 Extreme
- Core 2 Quad
- Core i7
- Core i5
- Core i3
- Pentium Dual Core
- Celeron 4xx Sequence Conroe-L
- Celeron Dual Core Exxx Series
- Celeron M 500 series
- Atom
- De VIA:
