Diferencia entre revisiones de «SSSE3»
(Página creada con '{{Desarrollo}} {{Ficha Hardware | nombre = SSSE3. | imagen = SSE.jpg | pie = SSSE3 adiciona unas 16 nuevas instrucciones a SSE3. | fecha-invenc...') |
|||
| (No se muestran 6 ediciones intermedias de otro usuario) | |||
| Línea 1: | Línea 1: | ||
| − | |||
{{Ficha Hardware | {{Ficha Hardware | ||
| nombre = SSSE3. | | nombre = SSSE3. | ||
| Línea 13: | Línea 12: | ||
}} | }} | ||
| − | '''SSSE3''' | + | '''SSSE3''' es un conjunto de instrucciones implementadas por [[Intel]] desde la arquitectura [[Core 2]], adicionando 16 nuevas instrucciones a [[SSE3]]. Estas instrucciones en ocasiones durante el desarrollo fueron llamadas equivocadamente [[SSE4]]. Conocidas también como Tejas New Instructions(TNI) o Meron New Instrucctions(MNI). |
==Conjunto de instrucciones== | ==Conjunto de instrucciones== | ||
| − | Algunas de las instrucciones de las que posee la extensión SSE2 | + | Algunas de las instrucciones de las que posee la extensión SSSE3. |
| + | *'''phaddd''' - Adición horizontal de enteros de 32 bits sin signo. | ||
| + | *'''phaddw''' - Adición horizontal de enteros de 16 bits sin signo. | ||
| + | *'''phaddsw''' - Adición saturada horizontal de enteros de 16 bits. | ||
| + | *'''phsubd''' - Substracción horizontal de enteros de 32 bits sin signo. | ||
| + | *'''phsubw''' - Substracción horizontal de enteros de 16 bits sin signo. | ||
| + | *'''phsubsw''' - Substracción saturada horizontal de palabras de 16 bits. | ||
| + | *'''pabsd''' - abs() Valor absoluto para enteros de 32 bits. | ||
| + | *'''pabsw''' - abs() Valor absoluto para enteros de 16 bits. | ||
| + | *'''pabsb''' - abs() Valor absoluto para enteros de 8 bits. | ||
| + | |||
| + | ==CPUs que poseen estas instrucciones== | ||
| + | *De Intel: | ||
| + | **[[Xeon]] 5100 Series | ||
| + | **[[Xeon]] 5300 Series | ||
| + | **[[Xeon]] 3000 Series | ||
| + | **[[Core 2 Duo]] | ||
| + | **[[Core 2 Extreme]] | ||
| + | **[[Intel Core 2 Quad|Core 2 Quad]] | ||
| + | **[[Intel Core i 7|Core i7]] | ||
| + | **[[Core i5]] | ||
| + | **[[Core i3]] | ||
| + | **[[Dual Core|Pentium Dual Core]] | ||
| + | **[[Celeron 4xx Sequence Conroe-L]] | ||
| + | **[[Celeron Dual Core Exxx Series]] | ||
| + | **[[Celeron M 500 series]] | ||
| + | **[[Atom]] | ||
| + | *De [[VIA]]: | ||
| + | **[[Nano]] | ||
| + | |||
| + | ==Véase también== | ||
| + | *[[SSE]] | ||
| + | *[[SSE2]] | ||
| + | *[[SSE3]] | ||
| + | *[[SSE4]] | ||
==Fuentes== | ==Fuentes== | ||
| − | * | + | *[http://softpixel.com/~cwright/programming/simd/ssse3.php Softpixel.com] |
| − | + | *[http://es.wikipedia.org/wiki/SSSE3 Wikipedia] | |
| − | + | [[Category:Hardware]] [[Category:Unidad_central_de_procesamiento]] | |
última versión al 12:10 9 jun 2011
| ||||
SSSE3 es un conjunto de instrucciones implementadas por Intel desde la arquitectura Core 2, adicionando 16 nuevas instrucciones a SSE3. Estas instrucciones en ocasiones durante el desarrollo fueron llamadas equivocadamente SSE4. Conocidas también como Tejas New Instructions(TNI) o Meron New Instrucctions(MNI).
Conjunto de instrucciones
Algunas de las instrucciones de las que posee la extensión SSSE3.
- phaddd - Adición horizontal de enteros de 32 bits sin signo.
- phaddw - Adición horizontal de enteros de 16 bits sin signo.
- phaddsw - Adición saturada horizontal de enteros de 16 bits.
- phsubd - Substracción horizontal de enteros de 32 bits sin signo.
- phsubw - Substracción horizontal de enteros de 16 bits sin signo.
- phsubsw - Substracción saturada horizontal de palabras de 16 bits.
- pabsd - abs() Valor absoluto para enteros de 32 bits.
- pabsw - abs() Valor absoluto para enteros de 16 bits.
- pabsb - abs() Valor absoluto para enteros de 8 bits.
CPUs que poseen estas instrucciones
- De Intel:
- Xeon 5100 Series
- Xeon 5300 Series
- Xeon 3000 Series
- Core 2 Duo
- Core 2 Extreme
- Core 2 Quad
- Core i7
- Core i5
- Core i3
- Pentium Dual Core
- Celeron 4xx Sequence Conroe-L
- Celeron Dual Core Exxx Series
- Celeron M 500 series
- Atom
- De VIA:
